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    Self-Timed Pulsed Latch for Low-Voltage Operation With Reduced Hold Time
    Jeong, H. ; Park, J. ; et al.
    In: IEEE Journal of Solid-State Circuits, Jg. 54 (2019-08-01), Heft 8, S. 2304-2315
    Online academicJournal
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    A 0.2–2 Gb/s 6x OSR Receiver Using a Digitally Self-Adaptive Equalizer
    Gerfers, F. ; den Besten, G. W. ; et al.
    In: IEEE Journal of Solid-State Circuits, Jg. 43 (2008-06-01), Heft 6, S. 1436-1448
    Online academicJournal
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    A 0.6-2.5-GBaud CMOS tracked 3 /spl times/ oversampling transceiver with dead-zone phase detection for robust clock/data recovery
    Moon, Yongsam ; Jeong, Deog-Kyoon ; et al.
    In: IEEE Journal of Solid-State Circuits, Jg. 36 (2001-12-01), Heft 12, S. 1974-1983
    Online academicJournal
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